在verilog中调用VHDL模块

今天在用vivado进行块设计时所生成的顶层模块居然是用VHDL语言描述的，这时郁闷了，表示只看过VHDL语法但没写过。暂且不说VHDL模块的内容，我应该如何在测试平台中例化它并对它进行测试呢？稍微查了一下，其实很简单，只要把VHDL中的组件名、端口统统拿出来，按照verilog模块的例化形式就可以了。下面举个简单的例子来说明如何在verilog模块中例化VHDL模块。

2选1多路复用器的VHDL描述：

entity mux2_1 is    port(        dina : in bit;        dinb : in bit;        sel  : in bit;        dout : out bit    );end mux2_1;architecture Behavioral of mux2_1 isbegin    dout <= dina when sel = '0' else dinb;end Behavioral;

verilog中2选1多路复用器的例化：

module mux2_1_top(    input       dina,    input       dinb,    input       sel,    output      dout);//------------------//  call mux2_1 modulemux2_1 u_mux2_1(    .dina   (   dina    ),    .dinb   (   dinb    ),    .sel    (   sel     ),    .dout   (   dout    ));endmodule