在工程应用中,双向电路是设计者不得不面对的问题.在实际应用中,数据总线往往是双向的.如何正确处理数据总线是进行时序逻辑电路设计的基础.在程序设计过程中,关键技术在于:实体部分必须对端口属性进行申明,端口属性必须为Inout类型,在构造体需要对输出信号进行有条件的高阻控制.在双向电路的处理问题上,常用的处理方式有两种,在介绍双向电路的处理方式之前,先看看双向电路的基本格式:
ENTITY Bidir_pin IS
(
Bidir : INOUT Std_logic;
Oe, Clk, From_core : IN Std_logic;
To_core : OUT Std_logic;
……
END Bidir_pin;
ARCHITECTURE Behavior OF Bidir_pin IS
BEGIN
Bidir <= From_core WHEN Oe=‘1’ ELSE “ZZZZ”;
To_core <= Bidir;
_
_
_
END Behavior;
该程序揭示了双向电路的处理技巧,首先在实体部分Bidir属于双向信号,在端口定义时,端口属性为Inout类型,即把Bidir信号作为输入三态输出. 语句“Bidir <= From_core WHEN Oe=‘1’ ELSE “ZZZZ”;”表示Bidir信号三态输出,语句”To_core <= Bidir;”把Bidir信号作为输入信号.
由此可见,双向电路在程序设计中,Didir输入当着普通的In类型,而在输出时,需要加一定的控制条件,三态输出.问题的关键在于:如何确定这个条件?
1)双向信号作一个信号的输入,作另一信号的输出
ENTITY Bidir IS
PORT(
Bidir : INOUT STD_LOGIC_VECTOR (7 DOWNTO 0);
Oe, Clk : IN STD_LOGIC;
From_core : IN STD_LOGIC_VECTOR (7 DOWNTO 0);
To_core : OUT STD_LOGIC_VECTOR (7 DOWNTO 0)
);
END Bidir;
ARCHITECTURE Logic OF Bidir IS
SIGNAL A : STD_LOGIC_VECTOR (7 DOWNTO 0);
SIGNAL B : STD_LOGIC_VECTOR (7 DOWNTO 0);
BEGIN
PROCESS (Clk)
BEGIN
IF Clk = ''1'' AND Clk''EVENT THEN
A <= From_core;
To_core <= B;
END IF;
END PROCESS;
PROCESS (Oe, Bidir)
BEGIN
IF( Oe = ''0'') THEN
Bidir <= "ZZZZZZZZ";
B <= Bidir;
ELSE
Bidir <= A;
B <= Bidir;
END IF;
END PROCESS;
END Logic;
这种设计方式叫做寄存双向信号的方法.本设计中Bidir为双向信号,From_core为数据输入端,To_core为数据输出端,Oe为三态输出使能,Clk为读写数据的时钟.在程序设计中,需要定义两个Signal A和B信号.A信号用于输入数据From_core的寄存器,B用于输出数据To_core的寄存器.采用寄存器的方法需要设计两个进程,一个进程把A, B信号在时钟的控制下负责端口的输入信号From_core和端口输出信号To_core的连接,这一步实现了寄存双向的功能.另外一个进程则负责信号 A,B和双向口之间的赋值关系.本设计只揭示了简单的双向信号操作方式,即Bidir既可以作为From_core的输出,又可以作为To_core的输入
2)双向信号既做输出又做输出
上例是最简单的双向信号应用的特例.在实际的工程中,双向信号既做信号的输入,又做信号的输出,常见的数据总线就是这种操作模式.
Library IEEE;
Use IEEE.STD_LOGIC_1164.All;
Entity Dir_data Is
Port(
Clk : In STD_LOGIC;
Rst : In STD_LOGIC;
Rw : In STD_LOGIC;
Address : In STD_LOGIC_VECTOR(1 Downto 0);
Data : Inout STD_LOGIC_VECTOR(7 Downto 0)
);
End Dir_data;
Architecture Arc_dir Of Dir_data Is
Signal Data_in : STD_LOGIC_VECTOR(7 Downto 0);
Signal Data_out: STD_LOGIC_VECTOR(7 Downto 0);
Signal Reg_a: STD_LOGIC_VECTOR(7 Downto 0);
Signal Reg_b: STD_LOGIC_VECTOR(7 Downto 0);
Begin
Data_in<=Data;
D1 : P rocess(Clk,Rst,Rw)
Begin
If Rst=''1'' Then
Reg_a<= (Others=>''0'');
Reg_b<= (Others=>''0'');
Elsif Clk''Event And Clk=''1'' Then
If Rw=''1'' Then
If Address="00" Then
Reg_a<=Data_in;
Elsif Address="01" Then
Reg_b<=Data_in;
Else Null;
End If;
Else Null;
End If;
Else Null;
End If;
End Process D1;
D2 : P rocess(Clk,Rw,Reg_a,Reg_b)
Begin
If Clk''Event And Clk=''1'' Then
If Rw=''0'' Then
If Address="00" Then
Data_out<=Reg_a;
Elsif Address="01" Then
Data_out<=Reg_b;
Else Null;
End If;
Else Null;
End If;
Else Null;
End If;
End Process D2;
Data<=Data_out When (Rw=''0'' And Address(1)=''0'') Else
(Others=>''Z'');
End Arc_dir;
在程序设计中,首先需要定义Data_in, Data_out, Reg_a, Reg_b四个Signal,我们把Data_in叫做输入寄存器,它是从双向信号Data接收数据的寄存器,Data_out叫做输出寄存器,它是向双向信号Data发送信号的寄存器,Reg_a和Reg_b叫做操作寄存器,它们是在一定的时序控制下把Data_in数据送给Reg_a,Reg_b,在一定的时序控制下从Reg_a和Reg_b读出数据的.
这样的处理方式必须有两个进程,因为在Architecture Arc_dir Of Dir_data Is和Begin之间定义了Data_in, Data_out, Reg_a, Reg_b四个Signal,它在同一进程内不支持既赋值,又调用,也就是说它不支持在D1进程中对信号Reg_a, Reg_b赋值,又在D1进程中又调用Reg_a, Reg_b.
首先有语句”Data_in<=Data;”它表示输入寄存器无条件的接收双先信号的数据.在D1进程中,首先在Rst信号有效时,对操作寄存器Reg_a,和Reg_b进行清零操作,然后在时钟(Clk)的控制下,在写 (Rw)信号有效的情况下,对Reg_a, Reg_b寄存器在不同的地址控制下写入不同的Data_in值.在D2进程中,在时钟(Clk)的控制下,在读(Rw)信号有效的时候,把不同地址的 Reg_a, Reg_b的值送进Data_out中.
最关键的是最后一句:“Data<=Data_out When (Rw=''0'' And Address(1)=''0'') Else (Others=>''Z'');”它表示双向信号的三态输出,而最最关键的是When后面的条件,如果条件限制太宽,就会错误占用双向信号总线,引起总线的误操作,如果条件限制太窄,输出寄存器的数据就不能够正确的送到数据总线上去,会引起数据的丢失.也就是说,只有正确的限制了When语句后面的条件,才能够把输出寄存器的数据正确地送到数据总线上去.仔细查看此条件,有如下的规律:When语句后的条件是操作寄存器写入输出寄存器的条件的公共条件.比如:Rw=’0’是操作寄存器的数据写入输出寄存器的读使能信号,Address(1)是地址线的公共部分.在实际工程应用中,需要设计者在分配地址总线的时候掌握一定的技巧,尽量从地址的低位到到高位,保证地址总线有更多位的公共部分,比如只对四个寄存器操作时,地址线分配为”100”,” 010”,”110”,”001”是不科学的,而”000”,”001”,”010”和”011”则是理想的.两者不同的是前者地址线没有公共部分,这样的设计无法用When语句对条件进行直接的控制,如果置之不理,由于列举不全,在逻辑综合时,电路会利用器件的乘积项和查找表的资源形成一个Latch, Latch不仅会把电路的时序变得复杂,而且电路存在潜在的危险性.虽然When语句后的条件不能够对条件进行直接的控制,但是可以使用枚举法一一把用到的地址线罗列出来,表示只有在这样的地址线的情况下才会用到数据总线,否则其他状态对数据总线送高阻,表示不占用数据总线.
总而言之,双向信号是程序设计中尤其重要的基础,设计者在设计程序的时候,要尤其注意,何时会占用数据总线,何时不占用数据总线.