近年来，随着芯片制造工艺的不断提高，65 nm的芯片已经量产，而TI公司透露还将推出45 nm工艺的数字信号处理器DSPs。工艺的提高，使得数字信号处理器的性能、功耗得到了极大的改善，所以在航空、航天、雷达、声纳、通信、家用电器等领域得到越来越广泛的应用。在2007年TI公司的中国开发商大会上，TI公司全力推广达芬奇系列和TMS320C645x系列芯片，并认为在高性能多DSP阵列应用领域中，TMS320C645x将成为其重要的战略方向。本文结合笔者在所参与的以TMS320C6455（以下简称“C6455”）为核心运算单元的多DSP阵列处理机的研制工作中积累的实际经验，介绍一种高效的多DSPs系统的电源、时钟电路的设计方案，以及在高速DSP系统设计与PCB板布局中所需要注意的问题。
1 硬件电路设计
电源电路在DSPs系统的重要性是不言而喻的，特别是在高速系统中，电源质量更是致命的。如果电源设计不当或PCB板电源布局不合理，引入了过多的噪声，就有可能使系统无法正常工作，严重地甚至会损坏芯片。而电源的设计错误也使得在调试中不能靠修修补补就可以修复，常常需要重新设计电路、制板，这样就会延迟产品的开发时间，造成严重的经济损失。所以在产品的设计阶段，需要特别重视电源的设计。
1.1 电源电路设计
C6455的外设模块很多且是可选择的，在不需要某些模块时，可以不给该模块供电，从而降低整个系统的功耗。当需要使用该DSPs的所有模块时，所需的电源如下：1.2 V的核电压，误差±30%；3.3 V的I/O端口电压，1.8 V供给DDR2控制器，1.2 V供给SRIO模块，1.5 V供给网络模块，这些电压的误差均要求±5%，并且供给SRIO的1.2 V不能与核电压相同。 C6455的供电顺序要求是：首先3.3 V的I/O电压加电，延迟0.5~200 ms以后，1.2 V的核电压供电，随后可以延迟0~200 ms给其他外设模块供电[1]。本系统由外部提供5 V的直流电源，并用采用TI公司生产的电压调节器TPS54110、TPS54610、UC385TDKTTTADJ（简称“UC385”）来完成设计任务。
TPS54110具有以下特点：
◆ 输入电压范围为3~6 V，输出电流为1.2 A；
◆ 输出电压从0.9 V到3.3 V可调，精度为1%；
◆ 提供了灵活的外部补偿电路设计功能；
◆ 快速的暂态响应；
◆ 宽广的PWM斩波频率；可调范围为280~700 kHz；◆ 过载保护功能；
◆ 高集成度减小了电路板的面积，降低了总成本。
该DC/DC电压调节器具有低输入电压、高输出电流，其集成的高性能电压误差放大器提供了高暂态性能。欠压关门电路使得输入电压达到3 V时调节器才开始工作。内部和外部的可设置的延迟启动电路限制了冲击电路，并且有指示输出电压是否稳定的逻辑输出，这对处理器复位、顺序供电都非常有用。TPS54110为散热增强型20引脚的TSSOP PowerPAD封装，可以不使用笨重的散热片，从而使电路板的布局更加紧凑。TPS54610的功能与TPS54110类似，但增加了电流输出能力（6 A），且延迟参数略有区别。
电路的工作原理如下：
图1中，使用TPS54110和TPS54610直流电压调节器，分别提供3.3 V/1.5 A、1.2 V/6 A的工作电压和电流。图中用到的所有电阻均为1%的精密电阻；电容采用高性能的陶瓷电容或者钽电容；L1和L3采用TI公司推荐的BLM41P750SPT，以抑制直流电源中的高频干扰，改善电源质量。
图1 I/O及核供电电路
TPS54610调压器的SS/ENA引脚具有两项功能： 第一，使能功能。只有当引脚的电压超过启动门限电压接近1.2 V时，该器件才开始工作。内部的误差放大器的输入电压在3.35 ms内从0 V线性增加到0.891 V。类似地，变换器的输出电压也在大约3.35 ms内达到期望值。第二，在SS/ENA和AGND引脚间连接小电容，则该引脚可提供外部的延迟启动时间的方法。总的输出延迟公式为：
PWRGD引脚的输出反映了内部电路监控欠压条件下的VSENSE引脚的电压。如果VSENSE的电压为参考电压的10%以下，则PWRGD输出低电平。如果VIN低于2.8 V，或SS/ENA为低，或发生过热，则同样输出低电平。当VIN>2.95 V，SS/ENA=1.2 V，且VSENSE>90%×0.891 V时，输出高电平。
TPS54110的PWRGD和SS/ENA的工作原理与TPS54610相同，仅仅是参考电压由10%、90%变为7%和93%。所以从TPS54110的 PWRGD输出高电平开始，到TPS54610输出1.2 V为止，总的延迟时间为： 0.039×(1.7/5)×1000+3.35=16.61 ms。考虑到TPS54110的PWRGD的高电平较在其输出3.3 V所提前的时间为3.35×10%＝0.335 ms，所以最终输出的核电压相对于I/O电压延迟约16 ms。
1.8 V的 DDR2供电电路与核电压电路的拓扑结构完全相同，需要改变的是电阻和电容的参数，如表1所列。DDR2模块加电比核电压滞后约16 ms。
表1 电阻和电容更改参数表
根据要求，SRIO模块的供电电压虽然与核电压相同，但是不能使用开关电源，所以只能采用模拟直流电压调节器。本系统中采用UC385TDKTTTADJ完成该任务，如图2所示。由于该电路采用了1.8 V供电，所以SRIO 模块的加电时间相对于核电压也延迟16 ms左右。
根据以上分析，按照图1所设计的电源符合C6455的电源加电顺序要求。为了简化设计，网络模块的供电电路可以用1.8 V替代，只是稍微增加了系统的功耗，当然也可以单独设计。
图2 电源监控电路
1.2 监控及复位电路设计
电源监控电路（见图2）的工作机理[2]：在系统上电过程中，监控电路的复位信号保持有效，从而使DSP以及其他电路（如果已接在监控电路的复位输出引脚上）始终处于复位状态，不致产生不明的状态；一旦所监控的几种电压均已达到所规定的门限电压之上，就会解除复位，DSP等就可正常工作。在工作过程中，如果任何一个监测引脚上的电压低于门限值，监控电路就会再次发出复位信号使系统复位。
UC385是一个低压差的线性电压调节器，它有非常快速的响应，能够满足负载的瞬变要求。UC385系列的调节器有固定电压输出（1.5 V、2.1 V、2.5 V）和可调整电压输出两种类型。本文采用可调整电压输出，该类型调节器的输出电压可由外部电阻设置。如果把ADJ和VOUT引脚直接相连，则输出电压为1.2 V。
TPS3808xxxx系列的微处理器监控电路有宽广的监控电压范围（0.4~5 V），监控精度可以达到0.5%。当SENSE端的电压降到预置的参考电压值,或MR脚输入低电平时，RESET输出低电平复位信号；且当MR变高和SENSE返回参考电压以上时，该复位信号仍延迟一段时间后才返回高电平。设计者可根据要求，修改延迟时间。如果CT引脚悬空，则延迟20 ms；通过电阻间接CT和VDD，可获得300 ms延迟；在CT和地之间串接电容，可以得到1.25 ms～10 s的延迟。
复位电路的工作原理是[3]：当C6455要求在复位信号从低到高之前，时钟必须已经稳定工作了若干时间（ms级）；同时对复位信号的低电平宽度也有要求。所以图3所示的复位电路中采用了TPS3808，除了满足复位要求外，还能满足C6455对复位信号的延时要求。当所有的供电电源正常，并且没有操作手动复位按钮时，复位电路输出高电平。当有任意的供电电压降低到预置值，或手动复位时，复位电路均产生复位信号，并延迟约20 ms。为设计简单起见，所有的复位信号均同时接到C6455的POR和RESET脚。复位信号上不应有毛刺出现，因此采用图中的延迟电路（R4、C4充电电路）加上施密特触发器7414可以保证电路板加电后，无需手动复位，DSP就能正常地启动和工作。为了能识别尖峰干扰，使复位引脚上的电压迅速地随3.3 V电源下降而下降，电路中加入了一个快速二极管D1；只要3.3 V电源下降超过0.7 V，电容就可以迅速放电。
图3 复位电路
1.3 时钟电路设计
C6455最多需要4个时钟源，分别是：CLKIN1输入给PLL1，产生内核时钟（最高可达1 GHz）；CLKIN2输入给PLL2，产生DDR2和网络模块的参考时钟；AECLKIN输入为EMIFA的参考时钟。RIOCLK/RIOCLK为SRIO模块的参考时钟，要求使用差分低噪声的时钟源。根据手册，CLKIN1、CLKIN2、AECLKIN的时钟要求相同，所以设计原理一致，只是时钟源的频率不同。
对于由多片C6455组成的系统，一般使用单个晶振组合时钟缓冲器来完成时钟电路的设计。与每个DSP使用一套晶振相比，不但降低了成本，还减少了元件数目。
SRIO的时钟可采用LV7745D来完成设计。对于多DSP的系统，也需要采用时钟缓冲器来完成。详细设计可以参考相应的器件设计手册，其匹配电阻可以通过IBIS模型仿真获得，如图4所示。
图4 多DSP时钟解决方案示意图
1.4 多余引脚的处理
C6455各外设的使用与其他DSP有显著的不同： 首先需要通过外部的配置引脚在复位前选择需要使用的外设；在复位后，通过软件使能选用的外设。需要注意的是，如果外部没有使用配置引脚选择，则软件使能不起作用；相反，即使配置引脚选择了某外设，缺省情况下，该外设也是禁止的，只有通过软件使能后才能用。对不使用的外设模块根据以下原则进行处理[4]：
① 一般，若引脚有内部上/下拉电阻，则该引脚以悬空。
② 输出引脚只能悬空。
③ 没有上拉/下拉电阻的引脚，大部分可以悬空，而不会对DSP的功能产生影响。然而，常会产生额外的漏电流，约为几个mA。在低功耗应用中，加上拉/下拉电阻会使漏电流接近100 μA。
④ 尽管通常推荐使用上拉电阻，其实也可以用下拉电阻，漏电流相同。
⑤ 如果从不配置该引脚为输出，则可以把该引脚直接连到电源或地上。
⑥ 边界扫描通常是输出信号，所以若使用边界扫描就不推荐直接接地设计。
⑦ CLKIN2如果不用，则必须接地。
2 高速PCB板的布局[4]
2.1 电源电路的布局
核电压调节器和I/O电压调节器必须尽可能地靠近DSP，以最小化电源传输路径上的电感和电阻。如果是DSP阵列，则尽可能使到各DSP的路径相等且最短。PCB板中分别为核、I/O、地设计单独的层，且所有的旁路电路均采用高质量、低ESL/ESR的电容。
为了正确去除电源层与系统的耦合噪声，去耦电容应该尽可能地靠近DSP，距离不要超过1.25 cm，直接连接到BGA的电源引脚是最好的。推荐采用0402贴片电容，电容的个数、大小可参考C6455的手册。
2.2 时钟电路的布局
晶振、时钟缓冲器和DSP应尽可能地靠近。在多DSP系统中，时钟缓冲器的输出到各DSP的距离应等长。SRIO外设中使用到的AC耦合电容应尽可能地靠近接收端。
在晶振下面应放置地层。数字信号不应该在时钟源附近或下面走线。差分时钟走线长度必须匹配，误差控制在10 mil（1 000 mil=25.4 mm）内，每边的过孔数目也必须匹配。
3总结
随着信号处理理论在实际应用中需求的增长和DSP芯片制造工艺的发展，高速DSP阵列在海量数据处理方面的应用会越来越广泛。TI公司推出的高速DSP C6455集成的SRIO外设，为DSP阵列应用提供了高速、易扩展的互联解决方案，而在DSP阵列设计中的一个重点是电源设计和时钟电路设计。本文给出了C6455系统的电源电路和时钟电路解决方案，并详细介绍了在设计该系统时需要注意的问题。最后，给出了高速PCB板在电源和时钟电路布局方面的参考意见。希望这些设计经验能对广大高速DSP设计工程师有所帮助。