1、IO口的问题。
在Candence的混合仿真好像对IO口的支持不是很好，我在使用的过程中是将IO口改为input口，再把电路中的output回路断开。模拟完成以后，看output回路中的信号，从而判断电路的out是否正常。至于Candence的混合仿真是不是支持IO 口，还要进一步的摸索。
2、verilog的作用。
在这次仿真过程中，我总结出了verilog的两个作用。
A:作信号发生器。仿真的时候，需要不少的激励信号，而且有着严格的时序关系，要是用pulse电源或是别的什么电源来做的话，可以要累死人的（呵呵，小弟愚昧，一开始的时候，信号的激励我就是用电源做的）。用verilog写模块的foundational，就 可以比较方便快捷的构成一个信号发生器。
B:节约模拟的时间。对于一些成熟的已经知道电路输入输出特性的电路，可以用 verilog写出其特性，这样的话，模拟的时间可以大大的缩短。当然，还有就是verilog 的老本家--数字电路，也可以用verilog写出foundational，节约模拟的时间。
3、Candence的混合模拟不是电路模拟的结束
混合模拟中引入了verilog，无论你的foundational写的多么的好，还是不精确的，最好还是要跑一边综合（纯模拟）的模拟。在这个方面，Candence好像做的不是很好， spectre的仿真速度不是很快，特别是我加上了eeprom以后，速度非常的慢。我个人推荐使用hspice或是star_sim。timemill我没有用过，不过timemill我们现在正在购买，过一段时间可能会到。话说回来了，Candence的spectre的交互性做的是比较的好的， 使用比较的方便，跑规模比较小的电路还是很好的。