硬件描述语言Verilog HDL类似于高级程序设计语言（如C语言等），它是一种以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示更复杂的数字逻辑系统所完成的逻辑功能。人们还可以用HDL编写设计说明文档，这种文档易于存储和修改，适用于不同的设计人员之间进行技术交流，还能被计算机识别和处理，计算机对HDL的处理包括两个方面:逻辑仿真和逻辑综合。
逻辑仿真是指用计算机仿真软件对数字逻辑电路的结构和行为进行预测，仿真器对HDL描述进行解释，以文本形式或时序波形图形式给出电路的输出。在电路被实现之前，设计人员根据仿真结果可以初步判断电路的逻辑功能是否正确。在仿真期间，如果发现设计中存在的错误，可以对HDL描述进行修改，直至满足设计的要求为止。
逻辑综合是指从HDL描述的数字逻辑电路模型中导出电路基本元件列表以及元件之间的连接关系的过程。它类似于高级程序设计语言中对一个程序进行编译，得到目标代码的过程。所不同的是，逻辑综合不会产生目标代码，而是产生门级元件及其连接关系的数据库，根据这个数据库可以制作出集成电路或印制电路板。
硬件描述语言早期较为流行的是ABEL，目前使用广泛的有两种硬件语言:VHDL和Verilog。VHDL是在20世纪80年代中期由美国国防部支持开发出来的，约同一时期，由Cateway Design Automation公司开发出Verilog。两种HDL均为IEEE标准。
由于这两种语言的功能都很强大，在一般的应用设计中，设计者使用任何一种语言都可以完成自己的任务，但Verilog的句法根源出自通用的C语言，较VHDL易学易用。