Verilog实现冒泡排序

来源:本站
导读:目前正在解读《Verilog实现冒泡排序》的相关信息,《Verilog实现冒泡排序》是由用户自行发布的知识型内容!下面请观看由(电工技术网 - www.9ddd.net)用户发布《Verilog实现冒泡排序》的详细说明。
简介: VerilogHDL/VHDL开发之Verilog实现冒泡排序

module sort(clk,reset,int1,

ra,//outout data

a);//input data

//

parameter length=16;// the bits number of data

parameter weikuan=512;// the length of the memory

input clk,reset;

input[length-1:0] a;

output reg int1;

output[length-1:0] ra;

reg[length-1:0] ra;

reg[length-1:0] memo[weikuan-1:0];

integer i,j,m;

initial i=0;

initial j=0;

initial m=0;

//

task exchange;

inout[length-1:0] x,y;

reg[length-1:0] temp;

begin

if(x<y)

begin//exchang 'x' & 'y'

temp=x;

x=y;

y=temp;

end

end

endtask

//***********************************************

always@(posedgeclk or posedge reset)

if(reset)

begin

m=0;

int1=0;

end

else

if(m==weikuan-1)//the memory is full

begin

m=weikuan-1;

if(i==weikuan) //arrangement is over, set int1 to be"1"

begin

i=weikuan;

int1=1;

end

if(i<weikuan)

for(i=0;i<weikuan;i=i+1)//thenput the datas in order

begin

for(j=0;j<weikuan-1-i;j=j+1)//note the range of'j'

exchange(memo[j+1],memo[j]); //if'memo[j+1]<memo[j]', exchange them.

end

end

else//input the data first

begin

memo[m]=a;

m=m+1;

end

endmodule

提醒:《Verilog实现冒泡排序》最后刷新时间 2024-03-14 01:00:49,本站为公益型个人网站,仅供个人学习和记录信息,不进行任何商业性质的盈利。如果内容、图片资源失效或内容涉及侵权,请反馈至,我们会及时处理。本站只保证内容的可读性,无法保证真实性,《Verilog实现冒泡排序》该内容的真实性请自行鉴别。