零基础学FPGA（六）今天讲习题 这个题呢刚开始我是没看明白，记得书上只讲了我们习惯上的用法，这种用法我是没见过，问了下别人才知道，Verilog中一般是左高右低。第一个没问题，第二个，input [0:2] IP,习惯上我们这样写 input [2:0] IP，这里两个是等价的，即表示第0 .1 .2 三位。第三个，wire [16:23] A,也是，左高右低... 2023-06-13 零基础FPGA习题文章单片机
零基础学FPGA（五）Verilog语法基础(下) 9、关于任务和函数的小结，挑几点重要的说一下吧(1)任务具有多个输入、输入/输出和输出变量，在任务重可以使用延迟、事件和时序控制结构，在任务重可以调用其它任务和函数。与任务不同，函数具有返回值，而且至少要有一个输入变量，而且在函数中不能使用延迟、事件和时序控制结构，函... 2023-06-13 零基础FPGAVerilog语法基础文章单片机
零基础学FPGA（三）Verilog语法基础(上) 1、模块的结构模块呢，是Verilog的基本设计单元，它主要是由两部分组成，一个是接口，另一个是逻辑。下面举一个小例子说明一下：module xiaomo (a,b,c,d);input a,b;output c,d;assign c=a|b;assign d=a&b;endmodule所谓接口就是第二，三行，说明了一个模块的信号流向，很明显，a,b是输入，c... 2023-06-13 零基础FPGAVerilog语法文章单片机
