所谓的弱上拉，就是又要上拉，又不强烈。
一般来说，门电路的输出都是VDD—上晶体管—下晶体管—地串联（直立看）的结构，输出是两个晶体管的中间。这两个晶体管分别通断，可形成4种状态：上通下不通——输出高电平（第一态），上不通下通——输出低电平（第二态），上下都不通——（第三态）输出就是一个高阻值。第四种上下都通——短路烧毁就是自杀，这是门电路内部的事情，绝对不能发生。
门电路如果输出第三态，而后级电路又是敏感的，就会对这种状态产生认识糊涂，稍有点风吹草动，这个状态就可能在0和1之间胡乱变化，为避免此类事件发生，一般要在这种器件的输入端增加一个上拉电阻，以保证前级输出第三态时，上拉电阻把状态确定到高电平，之所以是高电平，是因为多数门电路都定义低电平为“确定目的”的动作。
因此，上拉就像孩子他叔叔，父母离婚了，妈妈不管孩子，爸爸也不管，暂时就交给叔叔（男性）管吧，任何一个时刻，父母只有有一个提出要管孩子，叔叔只能让步，弱的意思就是如此。
从电路上讲，如果一个电路接了100k上拉，而负载只有1k左右，那么输出如果是三态，此时负载上电压应为0.01*5v左右，确实很低。但是如果输出高电平（老爸提出要孩子了），这100k就不起作用了，输出是一个5V+几十欧姆的串联，即便负载是1k，负载电压也有4伏多。
所以，你的担心根本不存在。建议还是多看些基础的书。
弱上拉就是很弱的意思啦。。。就像两个男人抢一个女人，当然弱的就没份咯，强者占优。。。这个弱上拉起到的作用就是当所有的人都不作用时，它勉强能起一点作用，否则就会出现无政府状态。弱上拉就像民主国家的政府，强驱动输出就像专制国家政府。人家的政府是尽量少地去影响公民，专制政府是直接给你0和1的。弱上拉和强驱动输出并联，只有当强驱动输出不起作用时（高阻状态），弱上拉才能勉强发挥作用。。。从电路上看，实际上是两个驱动源，最终合成的驱动源的输出阻抗和输出电压的问题，戴维南等效。。。。。。。。。晕死，都写了些啥玩意儿。。。主要是这个问题太基本了，这个都不知道，搞嘛电路啊。。。。。。可是，我大学刚出来也是不知道的。