为什么代码中要避免使用时钟下降沿？

以前做FPGA的时候，没有关心过这个问题，上升沿和下降沿，一直混用。但是昨天后端部门的Lint检查和综合检查都指出了这个问题，要求把设计中的所有时钟沿都统一为上升沿抽样。这样做的目的，据说是为了提高scan chain的覆盖率。因为没有经验，想在这里请教一下大家：- 混用上升下降沿会...

2023-06-13 代码避免时钟下降沿文章基础课数字电路