FPGA代码设计规范整理 1、设计中的FIFO、状态机接口需要有异常恢复状态和状态上报机制，格雷码电路防止被综合电路优化掉。a）自行设计的格雷码FIFO（一般用于连续数据流跨时钟域）用Synplify综合时，为了防止被优化需要添加综合引导语句：“synthesis_syn_preserve = 1”；b）各种综合工具均有状态... 2023-06-13 FPGA代码设计规范整理文章单片机
