FPGA时序学习之D触发器学习笔记 D触发器主要内容D触发器：原理图、代码、时序图D触发器：建立/保持时间D触发器（亚稳态）①：在时钟上升沿时，D在发生变化，如果D input输出为1则Q=②：在时钟上升沿时，D在发生变化，如果D input输出为0则Q=③：在时钟上升沿时，D在发生变化，在中间思考跳转很久，但不知道Dinput跳到0还是1（此状态出... 2023-06-13 FPGA时序D触发器学习笔记FPGA文章单片机
