DSP硬件优化(四)—评估高速超大规模并行乘加电路组合逻辑资源 在高速超大规模的并行乘加电路的设计中（FIR或者其他运算形式），经常使用booth编码把各乘法化解成部分积，然后用CSA为基本组成单位来进入Wallace tree进行压缩，直到得到S和2C为止。在DC综合中，经常把其中的CSA单元设为dont touch，不去优化，所以当电路需要跑高速的时候，这部分逻辑资... 2023-06-13 DSP硬件评估并行乘加电路组合逻辑资源文章单片机DSP
