FPGA基础之时序设计 FPGA设计一个很重要的设计是时序设计，而时序设计的实质就是满足每一个触发器的建立(Setup)/保持(Hold)时间的要求。建立时间(Setup Time)：是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间(Hold Ti... 2023-06-13 FPGA基础时序设计文章单片机FPGA
为FPGA工程师节省十倍开发时间 对FPGA工程师而言，耗费数月精力做出的设计却无法满足时序要求，这是一件令人相当郁闷的事情。一般来说，解决时序问题的方式无非是修改设计源代码，并手动进行优化。这样的传统设计流程，受限于工程师的经验，因为修改时很可能会引入新的Bug，或者在解决了一条关键路径的时序问题时，影... 2023-06-13 PlunifyINtime时序设计FPGA文章单片机
高速电路设计中时序计算方法与应用实例 1 满足接收端芯片的建立，保持时间的必要性在高速数字电路设计中，由于趋肤效应、临近干扰、电流高速变化等因素，设计者不能单纯地从数字电路的角度来审查自己的产品，而要把信号看作不稳定的模拟信号。采用频谱分析仪对信号分析，可以发现，信号的高频谱线主要来自于信号的变化沿而... 2023-06-13 硬件电路高速电路时序设计SPI4.2接口文章课设毕设测量类
PCB设计十大误区-绕不完的等长 关于等长第一次听到“绕等长工程师”这个称号的时候，我和我的小伙伴们都惊呆了。每次在研讨会提起这个名词，很多人也都是会心一笑。不知道从什么时候起，绕等长成了一种时尚，也成了PCB设计工程师心中挥不去的痛。需要等长设计的总线越来越多，等长的规则越来越严格。5... 2023-06-13 时序设计DQS等长文章硬件设计PCB设计
基于FPGA的串口通信时序设计 1、串口时序前面已经说过串口是一种全双工的通信协议，所谓全双工就是收和发可以同时进行，互不干扰。所以相应的串口通信的时序也就存在收时序和发时序，虽然两种时序基本一样，但还是要写两个模块的。其实串口通信简化来看就两条线，一条接收一条发送。和IIC不一样的地方是，他没有... 2023-06-13 FPGA串口通信时序设计文章单片机
