分频器的verilog HDL描述

来源:本站
导读:目前正在解读《分频器的verilog HDL描述》的相关信息,《分频器的verilog HDL描述》是由用户自行发布的知识型内容!下面请观看由(电工技术网 - www.9ddd.net)用户发布《分频器的verilog HDL描述》的详细说明。
简介:本文介绍了分频器的verilog HDL描述

偶数倍分频: 偶数倍分频应该是大家都比较熟悉的分频,通过计数器计数是完全可以实现的。如进行N倍偶数分频,那么可以通过由待分频的时钟触发计数器计数,当计数器从0 计数到N/2-1时,输出时钟进行翻转,并给计数器一个复位信号,使得下一个时钟从零开始计数。以此循环下去。这种方法可以实现任意的偶数分频。

module odd_pision(clk,rst,count,clk_odd);

inputclk,rst;

output clk_odd;

output[3:0]count;

regclk_odd;

reg[3:0] count;

parameterN = 6;

always @ (posedge clk)

if(! rst)

begin

count <= 1'b0;

clk_odd <= 1'b0;

end

else

if ( count < N/2-1)

begin

count <= count + 1'b1;

end

else

begin

count <= 1'b0;

clk_odd <= ~clk_odd;

end

endmodule

奇数倍分频: 归类为一般的方法为:对于实现占空比为50%的N倍奇数分频,首先进行上升沿触发进行模N计数,计数从零开始,到(N-1)/2进行输出时钟翻转,然后经 过(N-1)/2再次进行翻转得到一个占空比非50%奇数n分频时钟。再者同时进行下降沿触发的模N计数,到和上升沿过(N-1)/2时,输出时钟再次翻 转生成占空比非50%的奇数n分频时钟。两个占空比非50%的n分频时钟相或运算,得到占空比为50%的奇数n分频时钟。

module even_pision(clk,rst,count1,count2,clk_even);

inputclk,rst;

output[3:0]count1,count2;

output clk_even;

reg[3:0] count1,count2;

regclkA,clkB;

wire clk_even;

parameterN = 5;

assign clk_re = ~clk;

assign clk_even = clkA | clkB;

always @(posedge clk)

if(! rst)

begin

count1 <= 1'b0;

clkA<= 1'b0;

end

else

if(count1 < (N - 1))

begin

count1 <= count1 + 1'b1;

if(count1 == (N - 1)/2)

begin

clkA <= ~clkA;

end

end

else

begin

clkA <= ~clkA;

count1 <= 1'b0;

end

always @ (posedge clk_re)

if(! rst)

begin

count2 <= 1'b0;

clkB<= 1'b0;

end

else

if(count2 < (N - 1))

begin

count2 <= count2 + 1'b1;

if(count2 == (N - 1)/2)

begin

clkB <= ~clkB;

end

end

else

begin

clkB <= ~clkB;

count2 <= 1'b0;

end

endmodule

提醒:《分频器的verilog HDL描述》最后刷新时间 2024-03-14 01:15:39,本站为公益型个人网站,仅供个人学习和记录信息,不进行任何商业性质的盈利。如果内容、图片资源失效或内容涉及侵权,请反馈至,我们会及时处理。本站只保证内容的可读性,无法保证真实性,《分频器的verilog HDL描述》该内容的真实性请自行鉴别。