HDL - 第1页 - 电工技术网

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HDL概述与设计技巧

随着电子设计技术的飞速发展，专用集成电路(ASIC)和用户现场可编程门阵列（FPGA）的复杂度越来越高。数字通信、工业自动化控制等领域所用的数字电路及系统其复杂程度也越来越高，特别是需要设计具有实时处理能力的信号处理专用集成电路，并把整个电子系统综合到一个芯片上。HDL(Ha...

2023-06-13 HDL 概述设计技巧文章硬件设计 EDA软件

Verilog HDL的基本语法

I/O声明输入声明input[msb:lsb]端口1，端口2，端口3，……输出声明output[msb:lsb]端口1，端口2，端口3，……输入输出声明inout[msb:lsb]端口1，端口2，端口3，……信号类型声明常用的信号类型有连线性（wire）、寄存器型（reg）、整形（integer）、实型（rea...

2023-06-13 verilog HDL 基本语法文章硬件设计 EDA软件

分频器的verilog HDL描述

偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数器计数，当计数器从0 计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去。这种方法...

2023-06-13 分频器 verilog HDL 文章硬件设计 EDA软件

Verilog HDL高级语法结构―函数（function）

函数的目的是返回一个用于表达式的值。1．函数定义语法function返回值的类型或范围> (函数名);端口说明语句>变量类型说明语句> begin语句>...endendfunction请注意返回值的类型或范围>这一项是可选项，如缺省则返回值为一位寄存器类型数据。下面用例子说明：function［7:0］ getby...

2023-06-13 function verilog HDL 文章硬件设计 EDA软件

Verilog HDL高级语法结构―任务（TASK）

如果传给任务的变量值和任务完成后接收结果的变量已定义，就可以用一条语句启动任务。任务完成以后控制就传回启动过程。如任务内部有定时控制，则启动的时间可以与控制返回的时间不同。任务可以启动其他的任务，其他任务又可以启动别的任务，可以启动的任务数是没有限制的。不管...

2023-06-13 verilog TASK HDL 文章硬件设计 EDA软件

Verilog HDL基础教程之：时序逻辑电路

在VerilogHDL语言中，时序逻辑电路使用always语句块来实现。例如，实现一个带有异步复位信号的D触发器如下。例1：带异步复位的D触发器1。wire Din;wire clock,rst;reg Dout;always @ （posedge clock or negedge rst） //带有异步复位if（rst == 1’b0） Dout = 1’b0;...

2023-06-13 verilog HDL 基础教程时序逻辑电路文章硬件设计 EDA软件

中文版Verilog HDL简明教程-1

Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外,Verilog HDL语言提供了编程语言接口,通过该接口可以在模拟、验证期间从设计外部访问设计,...

2023-06-13 中文版 verilog HDL 简明教程硬件描述语言文章硬件设计 EDA软件

2.1 模块一个模块的基本语法如下：module module_name (port_list);Declarations:reg, wire, parameter, input, output, inout, function, task, . . . Statements:Initial statementAlways statementModule instantiationGate ins...

2023-06-13 中文版 verilog HDL 简明教程模块文章硬件设计 EDA软件

中文版Verilog HDL简明教程-3

3.1 标识符Verilog HDL中的标识符(identifier)可以是任意一组字母、数字、$符号和_(下划线)符号的组合,但标识符的第一个字符必须是字母或者下划线。另外,标识符是区分大小写的。以下是标识符的几个例子：CountCOUNT //与Count不同。_R1_D2R56_68FIVE$转义标识符(escaped i...

2023-06-13 中文版 verilog HDL 简明教程基本要素标识符文章硬件设计 EDA软件

中文版Verilog HDL简明教程-4

4.1 操作数操作数可以是以下类型中的一种：1) 常数2) 参数3) 线网4) 寄存器5) 位选择6) 部分选择7) 存储器单元8) 函数调用4.1.1 常数前面的章节已讲述了如何书写常量。下面是一些实例。256,7 //非定长的十进制数。4'b10_11, 8'h0A //定长的整型常量。'b1, 'hFBA //非...

2023-06-13 中文版 verilog HDL 简明教程表达式操作数操作符文章硬件设计 EDA软件

Veriolg HDL设计规范

1.设计必须文档化。要将设计思路，详细实现等写入文档，然后经过严格评审通过后才能进行下一步的工作。这样做乍看起来很花时间，但是从整个项目过程来看，绝对要比一上来就写代码要节约时间，且这种做法可以使项目处于可控、可实现的状态。2.代码规范。a.设计要参数化。比如一开始...

2023-06-13 设计规范 Veriolg HDL FPGA 文章硬件设计 EDA软件

2010年度十大热门博客文章

1. 书上永远不会告诉你的一些接插件知识博主：tengjingshu简介：工程师画PCB的时候，难免会遇到一些连接器件，在中国，很多时候，这些连接器件都是山寨厂家做的，因此很难像国外那样，能向厂家索要机械尺寸文档，所以很多时候，都需要手拿游标卡尺去量。这样就造成，一来我们不知道连接器的管...

2023-06-13 PCB 博客 HDL verilog 文章单片机其他

FPGA优缺点、Verilog HDL与VHDL的优缺点

VerilogHDL优点：类似C语言，上手容易，灵活。大小写敏感。在写激励和建模方面有优势。缺点：很多错误在编译的时候不能被发现。VHDL优点：语法严谨，层次结构清晰。缺点：熟悉时间长，不够灵活。FPGA优点：设计周期短，灵活。适合用于小批量系统，提高系统的可靠性和集成度。FPGA前景：1 拥有DSP...

2023-06-13 FPGA 优缺点 verilog HDL VHDL 文章单片机

FPGA设计学习经验小谈

很久没有发帖子了，很对不住大家。工作上已经不做FPGA了，并且工作上太忙。今天跟一个人聊FPGA，我就将我当时的一些话贴出来，大家就当随便看看，浪费一两分钟时间。有人问我，三态门自己写了一个程序，却调试不出来。当然，我现在也没有用语言自己写一个三态门出来，我更习惯Ip Core里面...

2023-06-13 fpga设计 HDL FPGA学习经验文章单片机 FPGA

FPGA牛人的多年经验总结，很值得深思

在IC工业中有许多不同的领域，IC设计者的特征也会有些不同。在A领域的一个好的IC设计者也许会花很长时间去熟悉B领域的知识。在我们职业生涯的开始，我们应该问我们自己一些问题，我们想要成为怎样的IC设计者?消费?PC外围?通信?微处理器或DSP?等等?IC设计的基本规则和流程是一...

2023-06-13 FPGA IC设计 HDL 文章单片机

FPGA系统设计的三个原则

一.面积与速度的平衡互换原则这里的面积指的是FPGA的芯片资源，包括逻辑资源和I/O资源等；这里的速度指的是FPGA工作的最高频率（和DSP或者ARM不同，FPGA设计的工作频率是不固定的，而是和设计本身的延迟紧密相连）。在实际设计中，使用最小的面积设计出最高的速度是每一个开发者追求...

2023-06-13 FPGA VHDL verilog HDL 文章单片机

VHDL与Verilog HDL的区别

verilog在工业界通用些，VHDL在大学较多。个人觉得VHDL比较严谨，VerilogHDL格式要求松一些。HDL特别是Verilog HDL得到在第一线工作的设计工程师的特别青睐，不仅因为HDL与C语言很相似，学习和掌握它并不困难，更重要的是它在复杂的SOC的设计上所显示的非凡性能和可扩展能力。在学...

2023-06-13 verilog HDL VHDL 文章基础课汇编语言

初学者学习Verilog HDL的步骤和经验技巧

Verilog HDL和VHDL是目前世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由Gateway Design Automation公司（该公司于1989年被Cadence公司收购）开发。两种HDL均为IEEE标准Verilog HDL语言学习用途就是在最广泛的C语言的基础上发展起来的一种件描述语...

2023-06-13 verilog HDL 经验技巧文章软件开发程序设计

混合同余法产生随机噪声的FPGA实现

电子战是战场敌对双方保护电磁谱为己所用同时防止被敌所用的科学艺术。电子战包括电子支持措施(ESM)、电子对抗措施(ECM)、电子反对抗措施 (ECCM)。电子干扰是电子对抗的重要组成部分之一，而有源压制式干扰是电子干扰中的一种常用手段。有源压制式干扰一般采用噪声调制，目...

2023-06-13 高斯白噪声混合同余法 FPGA verilog HDL 文章单片机

三段式描述电路的心得

状态机采用VerilogHDL/VHDL语言编码，建议分为三个always/PROCESS段完成。三段式建模描述FSM的状态机输出时，只需指定case敏感表为次态寄存器，然后直接在每个次态的case分支中描述该状态的输出即可，不用考虑状态转移条件。三段式描述方法虽然代码结构复杂了一些，但是换来的优势...

2023-06-13 三段式描述电路 FPGA verilog HDL VHDL 文章单片机