VHDL - 第2页 - 电工技术网

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基于VHDL的异步串行通信电路设计

1引言随着电子技术的发展，现场可编程门阵列FPGA和复杂可编程逻辑器件CPLD的出现，使得电子系统的设计者利用与器件相应的电子CAD软件，在实验室里就可以设计自己的专用集成电路ASIC器件。这种可编程ASIC不仅使设计的产品达到小型化、集成化和高可靠性，而且器件具有用户可编程特...

2023-06-13 VHDL 串口异步通信串行发送电路文章课设毕设通信类

在测控系统中用IP核实现D/A转换

在各类电子系统中，数字电路所占比重越来越大。这主要是因为数字电路相对于模拟电路有一些突出的优点，例如：*数字电路中的有源器件工作在饱和区与截止区，工作状态稳定；*数字电路处理的是二值信号，易于存储和再生；*数字电路是由大量相同的基本单元，如门、触发器等所组成，易于大规模...

2023-06-13 IP核 DA转换器 VHDL 文章课设毕设控制类

VHDL+Verilog良好的代码编写风格

良好代码编写风格的通则概括如下：（1）对所有的信号名、变量名和端口名都用小写，这样做是为了和业界的习惯保持一致；对常量名和用户定义的类型用大写；（2）使用有意义的信号名、端口名、函数名和参数名；（3）信号名长度不要太长；（4）对于时钟信号使用clk 作为信号名，如果设计中存在多个时钟...

2023-06-13 VHDL verilog 代码编写风格编写代码编程规范文章软件开发

基于FPGA的高精度同步时钟系统设计

在很多大型物理实验和工业应用中，时钟同步技术都扮演着举足轻重的作用。比如在中国四川锦屏暗物质探测实验中，需要为多个独立探测装置提供相应的时间信息，这些探测器包括中心探测器（HpGe）、液氩反符合探测器、实验室外部宇宙线反符合探测器[1]。又比如在大亚湾中微子实验中，需...

2023-06-13 FPGA IEEE1588 PTP VHDL 时钟同步文章课设毕设时钟类

用VHDL语言对FPGA 和CPLD器件进行开发时应注意的事项

用VHDL 语言设计电路是利用硬件描述的方法，将系统功能通过目标器件表现出来，而目标器件的资源占用率是设计成功与否的关键。虽然HDL 设计语言与设计平台与具体硬件无关，设计者能最大程度地将自己的才智和创造力集中在系统性能提高和成本降低上，但描述方法、设计规则和逻辑设...

2023-06-13 FPGA CPLD VHDL 电子设计文章软件开发开发环境

VHDL与Verilog HDL的区别

verilog在工业界通用些，VHDL在大学较多。个人觉得VHDL比较严谨，VerilogHDL格式要求松一些。HDL特别是Verilog HDL得到在第一线工作的设计工程师的特别青睐，不仅因为HDL与C语言很相似，学习和掌握它并不困难，更重要的是它在复杂的SOC的设计上所显示的非凡性能和可扩展能力。在学...

2023-06-13 verilog HDL VHDL 文章基础课汇编语言

VHDL和VERILOG各有所长

一、VERILOG自由，不需库文件。注释方便。有的语法很简练。用VERILOG所写的代码，无论做功能仿真还是时序仿真都很方便。而不需工艺库。二、VHDL语法严谨，使用者不易出错，有多种语法结构方便编程VERILOG也有许多不足。1、VHDL中的并行赋值对应于VERILOG中的连续赋值，但VHDL条件...

2023-06-13 VHDL verilog 文章基础课汇编语言

VHDL标准硬件描述语言

VHDL 的英文全名是 Very-High-Speed Integrated Circuit Hardware Description Language。1987 年底VHDL被 IEEE 和美国国防部确认为标准硬件描述语言。1993年IEEE对VHDL进行了修订从更高的抽象层次和系统描述能力上扩展VHDL的内容公布了新版本的VHDL即IEEE标准的1076-19...

2023-06-13 VHDL 结构特点主要应用端口说明描述风格文章基础课汇编语言

D锁存器VHDL描述

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY latch1 ISPORT (d:IN STD_LOGIC;ena:IN STD_LOGIC;q:OUT STD_LOGIC);END latch1;ARCHITECTURE example4 OF latch1 ISSIGNAL sig_save:STD_LOGIC;BEGIN P...

2023-06-13 单片机 VHDL D锁存器文章软件开发程序设计

module sort(clk,reset,int1,ra,//outout dataa);//input data//parameter length=16;// the bits number of dataparameter weikuan=512;// the length of the memoryinput clk,reset;input[length-1:0] a;output...

2023-06-13 verilog 冒泡排序 VHDL 文章软件开发程序设计

八位移位寄存器VHDL程序设计

用vhdl表示八位寄存器的程序如下所示： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;entity a is port(clk:in std_logic; data_in:in std_logic; data_out:out std_logic_vector(7 downto 0));//...

2023-06-13 寄存器 VHDL 程序设计文章软件开发

三段式描述电路的心得

状态机采用VerilogHDL/VHDL语言编码，建议分为三个always/PROCESS段完成。三段式建模描述FSM的状态机输出时，只需指定case敏感表为次态寄存器，然后直接在每个次态的case分支中描述该状态的输出即可，不用考虑状态转移条件。三段式描述方法虽然代码结构复杂了一些，但是换来的优势...

2023-06-13 三段式描述电路 FPGA verilog HDL VHDL 文章单片机

VHDL程序设计的基础知识

1. VHDL语言的五大元素：a. entityb. architecturec. configurationd. package/package bodye. library2. VHDL基本结构 - 实体结构ENTITY 实体名 IS[GENERIC(类属表说明)；][PORT(端口表说明)；][实体说明部分；]END [ENTITY] [实体名]；讲解：类属表和端口说明用于说明实体和其外...

2023-06-13 VHDL 端口模式结构体文章基础课汇编语言

FPGA实现的数字密码锁

1功能概述（1）密码锁的工作时钟由外部晶振提供，时钟频率为50MHz，运算速度高，工作性能稳定。（2）密码的设置和输入由外接键盘完成，控制电路的安全系数高，操作方便；（3）密码数字可以由锁的所有者随意设置，并可更改，增强了用户体验。密码修改必须符合预设规则，否则无法修改密码。（4）开锁时，不限制...

2023-06-13 VHDL FPGA 断电保护文章单片机

VHDL密码控制系统的设计和仿真

1 引言随着电子技术和ASIC技术的发展．数字系统设计向速度快、容量大、体积小、重量轻的趋势发展。目前数字系统设计可直接面向用户需求，根据系统的行为和功能要求，自上而下地逐层完成设计过程：描述、综合、优化、仿真与验证，以及器件生成。该设计过程除系统行为和功能描述外，其...

2023-06-13 VHDL 硬件电路密码控制编译文章硬件设计 EDA软件

VHDL设计的串口通信程序

本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控制器，10个bit是1位起始位，8个数据位，1个结束位。串口的波特律由程序中定义的p_par参数决定，更改该参数可以...

2023-06-13 VHDL 串口通信 PC机文章硬件设计 EDA软件

高手讲解系列！CPLD初学者入门知识总结

CPLD按英语说是复杂可编程逻辑器件，对于一个硬件工程师来说，能应用cpld技术是一个十分强大的能力。它的应用可在根本上解决许多数字电路设计的问题，能大幅度改变设计思想，大幅度提高工作效率，甚至可以把以前的数十颗普通分立芯片的功能用一个芯片实现。它还有一个十分优秀的优...

2023-06-13 CPLD FPGA C语言 verilog HDL VHDL 文章单片机

关于FPGA的VHDL算数运算

算数运算时FPGA编程设计中常会用到的功能，其规则直接影响变成效果，调用use ieee.std_logic_unsigned.all;此程序包对不同的数据类型可以进行适当的算数运算：1.对std_logic_vector()可进行相同位数的加减运算（被加数必须和输出位数相同）；2.对std_logic_vector()可进行相乘法运...

2023-06-13 FPGA VHDL 算数运算文章单片机

基于MUX的PSK调制系统设计

在通信系统中，因基带信号中含有丰富的低频分量而不能在信道中直接传输，必须用基带信号对载波的某些参量进行控制，使载波的这些参量随基带信号的变化而变化，形成频带信号，这一过程称为数字调制。由于PSK系统抗噪声性能优于ASK和FSK，而且频带利用率较高，所以，在中、高速数字通信中...

2023-06-13 BPSK DPSK MAX+plusⅡ VHDL 文章基础课其他

VHDL与Verilog比较之设计实体

VHDL设计单元如图1所示为VHDL设计单元的举例，后面逐一进行介绍，图1：VHDL设计单元举例1、实体VHDL的设计实体有点象设计的头，由实体名、类属表、端口表、实体说明和实体语句组成。所以一般我们在进行逻辑设计的时候，实体主要用于定义设计的端口。在层次化设计中，实体说明是整个...

2023-06-13 VHDL verilog 设计实体 FPGA 文章单片机

使用VHDL语言设计FPGA的几个常见问题的探讨

详细讨论了在MAX plusⅡ开发平台下使用VHDL硬件描述语言设计现场可编程门阵列(FP-GA)时常见的三个问题：等占空比分频电路、延时任意量的延时电路、双向电路。1 引言随着EDA技术的发展，使用硬件语言设计可编程逻辑器件(PLD)/现场可编程门阵列(FPGA)成为一种趋势。FPGA是一种...

2023-06-13 VHDL FPGA 分频电路延时文章单片机

硬件描述语言verilog hdl基础知识

硬件描述语言Verilog HDL类似于高级程序设计语言（如C语言等），它是一种以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示更复杂的数字逻辑系统所完成的逻辑功能。人们还可以用HDL编写设计说明文档，这种文档易于存储和修改，适用于...

2023-06-13 硬件设计 EDA设计 VHDL 文章 EDA软件

vhdl和verilog哪个好?vhdl与verilog的区别

vhdl和verilog哪个好?vhdl与verilog的区别Verilog HDL和VHDL都是用于逻辑设计的硬件描述语言，并且都已成为IEEE标准。VHDL是在1987年成为IEEE标准，Verilog HDL则在1995年才正式成为IEEE标准。之所以VHDL比Verilog HDL早成为IEEE标准，这是因为VHDL是美国组织开发的，而Verilog ...

2023-06-13 VHDL verilog 区别文章硬件设计 EDA软件

vhdl语言编写 9秒倒计时器

VHDL全名Very-High-Speed Integrated Circuit Hardware DescripTIon Language，诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言。自IEEE-1076（简称87版）之后，各EDA公司相继推出自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。1993年，IEEE对VHD...

2023-06-13 VHDL 倒计时器 VHDL代码文章硬件设计 EDA软件

一种多功能电子密码锁VHDL设计

0 引言传统机械锁的防盗功能差，在现代高科技安防系统中无法起到作用，已逐步被更可靠、更智能的电子数字密码锁代替。目前市场上的大部分密码锁产品是以单片机为核心的，利用软件进行控制，实际应用中系统稳定性较差且成本高。本文研究的是电子密码锁的一种纯硬件实现方案，为弥补...

2023-06-13 电子密码锁 VHDL 硬件设计文章 PCB设计